[VHDL] VHDL과 베릴로그 차이점, 기초

VHDL: 고속 집적회로용 하드웨어를 표현하는 언어

VHDL은 pascal이라는 language 기반

Verilog HDL은 C언어 기반

실제 산업현장에서는 Verilog를 더 많이 사용하지만 VHDL은 학교에서 더 다룸. VHDL이 베릴로그보단 더 빡셈

- hdl의 경우에는 hardware에 대한 개념이 없이 문법만 맞춰서 작성한다하면 원하는 결과가 잘 안나옴

그래서 HDL을 제대로 이해하고 사용하려면 만들고자하는 회로를 어느정도 구상을 하면서 작성을 해야한다.

• 순차적인 동작 서술 가능: 알고리즘,함수,프로시저를 기술하기 위한 용도
• 병렬적인 동작 서술 가능: 여러 개의 프로세스들이 독립적으로, 비동기적으로 수행
• 넷리스트(net-list) 표현
• 파형 생성(waveform generation)
• 테스트 환경 모델링: 논리합성의 여부와 무관

설계 접근 방식의 차이점

•   VHDL은 보다 추상적인 수준에서의 설계를 지원하며, 다양한 수준의 모델링(행위적, 구조적, RTL)에 적합
•   베릴로그는 주로 레지스터 전송 수준(RTL)에서의 설계에 강점을 가지며, 빠르고 효율적인 설계가 가능